تشرح شركة Samsung كيف تخطط لحرق شرائح SoC بدقة 3nm، بالفيديو

تشرح شركة Samsung Semiconductors، قسم السيليكون التابع للمجموعة الكورية، في مقطع فيديو كيفية تجاوز حدود نقش السيليكون، حتى 3 نانومتر. يشرح المؤسس في مقطع فيديو تطور تقنيات النقش وتحدياتها وما هي المشاكل التي تواجهها عند انخفاض دقة النقش وكيفية التغلب عليها. نتعلم، من بين أمور أخرى، أن تقنية "البوابة الشاملة" (GAA) اللازمة للنقش بدقة 3 نانومتر، في وضعها الحالي، تنطوي على تكاليف تصنيع مرتفعة للغاية - ولهذا السبب قامت سامسونج بتطوير تقنيتها الخاصة، والتي تسمى MBCFET. ميزتها؟ تمكين مصممي السيليكون من تكييف تصميماتهم بسهولة أكبر وفعالية من حيث التكلفة مع تعزيز الأداء وتقليل استهلاك الطاقة.

لقد وصل السيليكون إلى حدوده القصوى، لكنه لا يزال بعيدًا عن قول كلمته الأخيرة. والدليل هو أن المؤسسين يواصلون التقدم من حيث جودة النقش، ويهدفون الآن إلى الوصول إلى حجم يبلغ حوالي 3 نانومتر. يرجى ملاحظة: تفترض الفقرات القليلة التالية أنك تفهم التشغيل الأساسي لترانزستور السيليكون. في الأساس، يعمل هذا النوع من الترانزستورات عن طريق إضافة عدد قليل من ذرات العناصر إلى التركيب البلوري للسيليكون المستخدم في الترانزستورات. نسمي هذا "التطعيم"، وهناك نوعان: التطعيم P، عندما نقوم بتضمين ذرات تفتقد إلكترونًا، والتشويب N، عندما نقوم بتضمين ذرات تفتقد إلكترونًا إضافيًا. الترانزستور هو عبارة عن تجميع قطعة من السيليكون المطلي بـ P مع قطعة من السيليكون المطلي بـ N والتي يتم تطبيق مجال كهربائي عليها (هذا العنصر الثالث، معزول عن الأجزاء P و N بواسطة فاصل، يسمى البوابة، أو " بوابة"). ").

إقرأ أيضاً:ستقوم Samsung بإنشاء وحدات معالجة الرسوميات الخاصة بها لمرافقة Exynos SoCs في هواتفها الذكية

عندما يتم تطبيق مجال كهربائي على البوابة، يمكن أن يتدفق تيار كهربائي من الجزء المشوب بـ N من الترانزستور إلى الجزء المشوب بـ P. عندما ينقطع المجال الكهربائي، يتوقف الترانزستور عن توصيل الكهرباء. الكثير بالنسبة للتشغيل العام جدًا للترانزستورات. لكن كل شيء يحدث بشكل أو بآخر بطريقة يمكن التنبؤ بها وصولاً إلى نطاق معين. ولكن مع القالب المحفور أقل من 10 نانومتر، فمن الضروري إعادة التفكير بالكامل في تصميم الترانزستورات، بسبب تأثيرات القناة القصيرة (تأثير القناة القصيرة) التدخل: عندما يقترب طول "القناة"، أي منطقة أشباه الموصلات FET التي تصبح موصلة بعد تطبيق مجال كهربائي من عرض منطقة استنفادها (المنطقة الواقعة بين تقاطع الأجزاء P و N المخدرة على الموت)، تظهر العديد من المشاكل. أولاً، يمكن للإلكترونات أن تبدأ بالقفز من جزء إلى آخر، حتى عندما تكون بوابة الترانزستور مغلقة (وبالتالي يجب أن يتوقف التيار عن التدفق).

علاوة على ذلك، فإن سرعة الترانزستور نفسه تصل إلى حد التشبع بسرعة كبيرة جدًا - من بين أوجه القصور الأخرى التي تسبب هدر الطاقة وانبعاث الحرارة. وهكذا، تشرح شركة Samsung Semiconductors كيف تغلب مهندسوها على هذه المشكلات استعدادًا لوصول النقش بدقة 3 نانومتر. في غضون سنوات قليلة، انتقلنا في الواقع من التصميم الكلاسيكي المستوي إلى FinFET، والذي يتكون من دمج بوابة الترانزستور بحيث يغطي ثلاثة من الجوانب الأربعة للقناة. ومع ذلك، فإن العدسة بدقة 3 نانومتر تتضمن الآن تصميمًا من نوع GAA (بوابة في كل مكان) حيث تحيط بوابة الترانزستور بالقناة بالكامل. ولكن في الوقت الحالي، تعد تقنية GAA معقدة للغاية وبالتالي فإن تنفيذها مكلف. ولهذا السبب حصلت سامسونج على براءة اختراع لأسلوب آخر: MBCFET. لم يعد الأمر يتعلق بإدخال أسلاك نانوية في الباب، بل أصبح نوعًا من صفائح النانو المكدسة فوق بعضها البعض.

إقرأ أيضاً:مؤسس TSMC مستعد لحرق شرائح SoC بدقة 5 نانومتر بحلول عام 2020

يمكن لهذه العملية تقليل حجم الشريحة بنسبة 45% مع استهلاك طاقة أقل بنسبة 50% وتقديم أداء يصل إلى 35% مقارنة بتقنية النقش الحالية مقاس 7 نانومتر. الميزة الأخرى لتقنية سامسونج هي أن المهندسين الذين يصممون شرائح SoC وأشباه الموصلات الأخرى يمكنهم تكييف تصميمهم بدقة 7 نانومتر بشكل مباشر مع تقنية 3 نانومتر - مما يقلل بشكل كبير من تكاليف التطوير. أصدرت شركة Samsung للتو الإصدار 1.0 من PDK (مجموعة تصميم العمليات) للمهندسين. ومع ذلك، لا ينبغي أن تؤدي عملية النقش هذه إلى تسويق المنتجات لبضع سنوات. وتستهدف شركة Samsung Semiconductors حاليًا شرائح بدقة 5 نانومتر في النصف الأول من عام 2020 و4 نانومتر في النصف الثاني من العام.